ຂໍ້ທ້າທາຍທົ່ວໄປເມື່ອໃຊ້ AMD XCZU47DR-2FFVE1156I Zynq UltraScale+ RFSoC

AMD XCZU47DR-2FFVE1156I ເປັນອຸປະກອນ Zynq UltraScale + RFSoC ທີ່ປະກອບເຂົ້າກັນຢ່າງສູງເຊິ່ງລວມເອົາເຄື່ອງປ່ຽນຂໍ້ມູນ RF, FPGA fabric ແລະ ຄວາມສາມາດໃນການດໍາເນີນການແບບ multi-core ໃນຊິບດຽວ. ເຖິງແມ່ນວ່າມັນໃຫ້ປະສິດທິພາບພິເສດສໍາລັບ radar, ການສື່ສານແບບไร้สาย ແລະ ໂປຣແກຣມວິທະຍຸທີ່ກໍານົດໂດຍໂປຣແກຣມ (SDR), ຜູ້ພັດທະນາມັກຈະປະເຊີນກັບຂໍ້ທ້າທາຍທີ່ກ່ຽວຂ້ອງກັບການຈັດລໍາດັບພະລັງງານ, ການອອກແບບ RF interface ແລະ ການພັດທະນາລະບົບທີ່ແຕກຕ່າງກັນ.

ໃນ ບັນ ດາ ບັນ ຫາ ເຫລົ່າ ນີ້, ບັນ ຫາ ທີ່ ກ່ຽວ ພັນ ກັບ ພະ ລັງ ສ່ວນ ຫລາຍ ຈະ ເປັນ ສິ່ງ ຍາກ ທີ່ ສຸດ ທີ່ ຈະ ວິ ໄຈ ໃນ ລະ ຫວ່າງ ການ ນໍາ ໃຊ້ hardware.

1. ບັນຫາ ເລື່ອງ ການ ຈັດ ລໍາດັບ ພະລັງ ແລະ ເສັ້ນທາງ leakage

ການຈັດລໍາດັບພະລັງງານເປັນແງ່ມຸມຫນຶ່ງທີ່ມັກຖືກມອງຂ້າມເມື່ອເຮັດວຽກກັບອຸປະກອນ RFSoC ເນື່ອງຈາກໂຄງສ້າງພະລັງງານຫຼາຍທາງລົດໄຟທີ່ສະຫຼັບຊັບຊ້ອນ.

ອາການ

ກ່ອນທີ່ລະບົບໄຟຟ້າຫຼັກ (ເຊັ່ນ 3.3V) ຈະເປີດ, multimeter digital ອາດສັງເກດເຫັນแรงดันທີ່ເພີ່ມຂຶ້ນຢ່າງຊ້າໆປະມານ 0.45V ໃນທາງລົດໄຟເຊັ່ນ MGTAVTT (1.2V) ຫຼື VCC_PSAUX (1.8V).

ເງື່ອນໄຂນີ້ອາດເຮັດໃຫ້ pin PS_ERROR_OUT ຢືນຢັນສູງ, ປ້ອງກັນລະບົບການປັບປຸງ (PS) ຈາກການເລີ່ມຕົ້ນໃຫ້ສໍາເລັດ.

ສາເຫດ

ໃນ ຫລາຍ ກໍລະນີ, ບັນຫາ ບໍ່ ໄດ້ ເກີດ ຈາກ ຜູ້ ຄວບ ຄຸມ ພະລັງ ທີ່ ຜິດພາດ.

ແທນທີ່ຈະເປັນແນວນັ້ນ ຕາມປົກກະຕິແລ້ວມັນເປັນຜົນມາຈາກການສັ່ນກະແສຄືນຜ່ານທາງທີ່ບໍ່ໄດ້ຕັ້ງໃຈ. ເມື່ອ FPGA I / O pins ຫຼື transceiver interface ໄດ້ຮັບ voltage ຈາກອຸປະກອນພາຍນອກ (ເຊັ່ນ clock generators ຫຼື connectors) ກ່ອນທີ່ສາຍໄຟຟ້າທີ່ກ່ຽວຂ້ອງຈະເຕັມທີ່, ກະແສສາມາດໄຫຼກັບຄືນຜ່ານ diodes ປົກປ້ອງ ESD ພາຍໃນຂອງອຸປະກອນ. ສິ່ງນີ້ສ້າງแรงดันກ່ອນລໍາອຽງໃນຮາວໄຟຟ້າຫຼັກ.

ການແກ້ໄຂທີ່ແນະນໍາ

ເຮັດຕາມລໍາດັບການເພີ່ມພະລັງທີ່ແນະນໍາ

ສໍາລັບອຸປະກອນ RFSoC, ໂດຍທົ່ວໄປແລ້ວຈະແນະນໍາລໍາດັບຕໍ່ໄປນີ້:

VCC_PSAUX → VCC_PSINTFP → VCC_PSINTLP → VCC_PSPLL → VCC_INT → VCC_BRAM → MGTAVCC/MGTAVTT

ການ ຈັດ ລໍາດັບ ການ ປິດ ພະລັງ ຄວນ ເຮັດ ຕາມ ລໍາດັບ ກົງກັນຂ້າມ.

ກວດສອບຄວາມເຂົ້າກັນຂອງแรงดัน I/O

ໃຫ້ແນ່ໃຈວ່າອຸປະກອນພາຍນອກທັງຫມົດທີ່ຕິດຕໍ່ກັບ FPGA ຈະບໍ່ຂັບໄລ່ສັນຍານກ່ອນ FPGA bank VCCO rail ທີ່ກ່ຽວຂ້ອງຈະໃຊ້ໄດ້.

ກວດ ເບິ່ງ ພະ ລັງ ດີ ແລະ ເປີດ ສັນຍານ

ໃຫ້ ກວດ ເບິ່ງ ວ່າ ສັນຍານ Power Good (PG) ແລະ Enable (EN) ໄດ້ ຖືກ ຕັ້ງ ຄ່າ ຢ່າງ ຖືກຕ້ອງ ເພື່ອ ວ່າ ເຄື່ອງ ຄວບ ຄຸມ ທາງ ລຸ່ມ ຈະ ຖືກ ເປີດ ໄດ້ ພຽງ ແຕ່ ຫລັງ ຈາກ ທາງ ລົດໄຟ ທາງ ເທິງ ໄດ້ ຫມັ້ນຄົງ ເທົ່າ ນັ້ນ.

2. ຂໍ້ທ້າທາຍໃນການຕັ້ງຄ່າ RF-ADC ແລະ RF-DAC

ເຄື່ອງ ປ່ຽນ ຂໍ້ ມູນ RF ທີ່ ຮວມ ເຂົ້າກັນ ເປັນ ຜົນ ປະ ໂຫຍດ ທີ່ ສໍາຄັນ ຂອງ XCZU47DR, ແຕ່ ມັນ ຍັງ ແນະນໍາ ຄວາມ ຜິດ ພາດ ຂອງ ການ ອອກ ແບບ ທີ່ ທໍາ ມະ ດາ ຫລາຍ ຢ່າງ.

ປະເດັນທີ 1: ຄວາມເຂົ້າໃຈຜິດ ADC/DAC Full-Scale Range

ອາການ

ເຖິງແມ່ນວ່າ RF-ADC ໃຫ້ຄວາມລະອຽດ 14-bit, ຂໍ້ມູນຈະຖືກສົ່ງຜ່ານ 16-bit AXI-Stream.

ນັກພັດທະນາຫຼາຍຄົນຄິດຜິດໆວ່າຂອບເຂດດ້ານຄອມພິວເຕີເຕັມຂະຫນາດຄື:

±32768

ເຖິງຢ່າງໃດກໍຕາມ, ຂໍ້ມູນຂອງເຄື່ອງປ່ຽນແປງ RFSoC ແມ່ນສອດຄ່ອງກັບ MSB, ຫມາຍຄວາມວ່າສອງບິດເບື້ອງລຸ່ມບໍ່ແມ່ນຂໍ້ມູນການປ່ຽນແປງທີ່ຖືກຕ້ອງ.

ການ ແປ ຄວາມ ຫມາຍ ທີ່ ຖືກຕ້ອງ

ຂອບ ເຂດ digital ເຕັມ ສ່ວນ ທີ່ ແທ້ ຈິງ ແມ່ນ:

±16384

ການໃຊ້ ±32768 ໃນຂະບວນການສັນຍານຫຼືການຄິດໄລ່ພະລັງສາມາດເຮັດໃຫ້ເກີດຄວາມຜິດພາດໃນການວັດແທກ.

ຄໍາແນະນໍາ

ຖືວ່າຜົນອອກຂອງ converter ເປັນຄ່າປະສິດທິພາບ 14-bit ເມື່ອເຮັດການຄິດໄລ່ສັນຍານແລະພະລັງໂດຍໃຊ້ໂປຣແກຣມ.

ປະເດັນທີ 2: ການຫລຸດຜ່ອນຂອງສັນຍານທີ່ສໍາຄັນໃນຂອບເຂດ 5-6 GHz

ອາການ

ເຖິງແມ່ນວ່າອຸປະກອນນີ້ສະຫນັບສະຫນູນຂອບເຂດ analog ເຖິງ 6 GHz, ແຕ່ນັກວິສະວະກອນມັກຈະສັງເກດເຫັນການຫລຸດຜ່ອນຢ່າງຮຸນແຮງ ແລະ ຄຸນນະພາບຂອງສັນຍານທີ່ເສື່ອມລົງໃນຂອບເຂດความถี่ 5-6 GHz.

ສາເຫດ

ປັດໄຈສໍາຄັນສອງຢ່າງຕາມປົກກະຕິແລ້ວມີສ່ວນເຮັດໃຫ້ເກີດບັນຫານີ້:

ຂໍ້ຈໍາກັດຂອງວັດຖຸ PCB

ວັດສະດຸມາດຕະຖານ FR4 ສະແດງໃຫ້ເຫັນວ່າການສູນເສຍການຕິດໃສ່ເພີ່ມຂຶ້ນຢ່າງວ່ອງໄວສູງກວ່າປະມານ 5 GHz.

RF Converter ແລະ Signal Chain Configuration

ການຕັ້ງຄ່າ converter ທີ່ບໍ່ເຫມາະສົມ, ການຕັ້ງຄ່າ clocking ຫຼື ການອອກແບບເສັ້ນທາງສັນຍານສາມາດເຮັດໃຫ້ປະສິດທິພາບຫລຸດລົງຕື່ມອີກ.

ການແກ້ໄຂທີ່ແນະນໍາ

ການປັບປຸງຮາດແວຣ໌

• ໃຊ້ laminate RF ທີ່ສູນເສຍຫນ້ອຍເຊັ່ນ Rogers 4350B.
• ປັບປຸງການຄວບຄຸມການເດີນທາງ impedance.
• ຫລຸດ ຫນ້ອຍ ລົງ ຜ່ານ ການ ປ່ຽນ ແປງ.
• ຫລຸດຜ່ອນຄວາມບໍ່ຕໍ່ເນື່ອງໃນເສັ້ນທາງສັນຍານ RF.

3. ການພັດທະນາສະຖາປະນິກທີ່ແຕກຕ່າງກັນແລະການພິຈາລະນາຄວາມຮ້ອນ

ປະເດັນ: ຄວາມສັບຊ້ອນຂອງລະບົບທີ່ແຕກຕ່າງກັນຫຼາຍແກນ

ອາການ

ໂປຣເເກຣມຫຼາຍຢ່າງໃຊ້ໃນເວລາດຽວກັນ:

• Linux ທີ່ໃຊ້ໂປຣແກຣມ Quad-core Cortex-A53
• RTOS ທີ່ໃຊ້ໂປຣແກຣມ dual-core Cortex-R5F
• FPGA ໂປຣແກຣມໂປຣແກຣມ (PL)

ການຕິດຕໍ່ພົວພັນລະຫວ່າງເຂດເຫຼົ່ານີ້ສາມາດເພີ່ມຄວາມສັບຊ້ອນໃນການແກ້ໄຂໄດ້.

ບັນຫາທົ່ວໄປລວມເຖິງ:

• ຄວາມຂັດແຍ່ງຂອງຄວາມສອດຄ່ອງກັນຂອງ cache
• ຂໍ້ຜິດພາດໃນການເຊື່ອມໂຍງຄວາມຈໍາທີ່ແບ່ງປັນກັນ
• ຄວາມຜິດພາດໃນການສື່ສານລະຫວ່າງໂປຣແກຣມ
• ລະບົບທີ່ບໍ່ໄດ້ຄາດຄິດຢຸດ

ການແກ້ໄຂທີ່ແນະນໍາ

ໃຊ້ AMD Vitis Unified Development Platform

ຫຼີກລ່ຽງການແຍກຂະບວນການພັດທະນາໂປຣແກຣມແລະຮາດແວຣ໌ເມື່ອໃດກໍຕາມທີ່ເປັນໄປໄດ້. Vitis ຈັດ ຫາ ສະພາບ ແວດ ລ້ອມ ທີ່ ເປັນ ອັນ ຫນຶ່ງ ດຽວ ກັນ ສໍາລັບ ການ ແກ້ ໄຂ ແລະ ການ ປະສິດທິພາບ ໃນ ລະດັບ ລະບົບ.

ກໍານົດຫນ້າທີ່ຮັບຜິດຊອບຂອງຜູ້ຈັດການໃນຕອນຕົ້ນ

ກໍານົດຫນ້າທີ່ຮັບຜິດຊອບຂອງ:

• APU (Linux applications)
• RPU (ການຄວບຄຸມເວລາຈິງ)
• PL (ການເລັ່ງໄວຂອງຮາດແວຣ໌)

ຄວາມຊົງຈໍາທີ່ແບ່ງປັນແລະຊັບພະຍາກອນ OCM ສາມາດໃຊ້ເພື່ອໃຊ້ການສື່ສານລະຫວ່າງເຂດທີ່ມີປະສິດທິພາບ.

ຂໍ້ທ້າທາຍທາງວິສະວະກອນເພີ່ມເຕີມ

ນອກ ເຫນືອ ໄປ ຈາກ ບັນ ຫາ ທົ່ວ ໄປ ທີ່ ໄດ້ ສົນ ທະ ນາ ຢູ່ ຂ້າງ ເທິງ, ນັກ ວິສະວະກອນ ອາດ ປະ ເຊີນ ກັບ ບັນ ຫາ ຫລາຍ ຢ່າງ ທີ່ ຄາດ ການ ບໍ່ ໄດ້ ໃນ ລະ ຫວ່າງ ການ ນໍາ ໃຊ້ ໃນ ໂລກ ຈິງ, ຮ່ວມ ທັງ :

• ການເສື່ອມໂຊມຂອງ EVM ທີ່ເກີດຈາກໂມງເຄື່ອນໄຫວ
• ຄວາມລົ້ມເຫລວໃນການຝຶກອົບຮົມຜູ້ຄວບຄຸມ DDR ໃນຂອບເຂດອຸນຫະພູມທີ່ກວ້າງຂວາງ
• ການຂັດແຍ່ງ bandwidth ຂອງລົດເມ AXI ລະຫວ່າງ PS ແລະ PL domains
• ການສູນເສຍແພັກເກດຂໍ້ມູນເປັນບາງຄັ້ງພາຍໃຕ້ພາລະຫນັກຂອງວຽກງານຫນັກ

ບັນຫາເຫຼົ່ານີ້ມັກຈະເປັນເລື່ອງຍາກທີ່ຈະເຮັດຄືນຜ່ານການจําลองພຽງຢ່າງດຽວ ແລະ ຕາມປົກກະຕິແລ້ວຕ້ອງມີການກວດສອບຮາດແວຣ໌ຢ່າງກວ້າງຂວາງ ແລະ ປະສົບການໃນການແກ້ໄຂຂໍ້ມູນໃນທົ່ງນາ.

ການປະຕິບັດທີ່ດີທີ່ສຸດ ແລະ ຄໍາແນະນໍາສຸດທ້າຍ

ການນໍາໃຊ້ XCZU47DR-2FFVE1156I ຢ່າງປະສົບຜົນສໍາເລັດຮຽກຮ້ອງໃຫ້ປະຕິບັດຕາມຂັ້ນຕອນການພັດທະນາ ແລະ ການກວດສອບທີ່ແນະນໍາຢ່າງເຄັ່ງຄັດ.

ເພື່ອຫລຸດຜ່ອນຄວາມສ່ຽງຂອງໂຄງການ, ໃຫ້ພິຈາລະນາການປະຕິບັດທີ່ດີທີ່ສຸດດັ່ງຕໍ່ໄປນີ້:

• ປະຕິບັດຕາມຄໍາແນະນໍາກ່ຽວກັບການຈັດລໍາດັບພະລັງງານຂອງ AMD ຕັ້ງແຕ່ຂັ້ນຕອນການອອກແບບທໍາອິດ.
• ດໍາເນີນການກວດສອບປະສິດທິພາບ RF ໂດຍໃຊ້ສະພາບການຂອງໂປຣແກຣມທີ່ເປັນຕົວແທນ.
• ກວດສອບພຶດຕິກໍາຄວາມຮ້ອນພາຍໃຕ້ວຽກງານຂະບວນການສູງສຸດ.
• ໃຊ້ຄະນະກໍາມະການປະເມີນຫຼືຕົວຢ່າງວິສະວະກອນສໍາລັບການທົດສອບການພິສູດແນວຄິດໃນຕອນຕົ້ນ.
• ດໍາເນີນການກວດສອບລະດັບລະບົບກ່ອນການປົດປ່ອຍຮາດແວຣ໌ສຸດທ້າຍ.

ການຮ່ວມມືທາງດ້ານເຕັກນິກຢ່າງຕໍ່ເນື່ອງມັກຈະເປັນວິທີທີ່ໄວທີ່ສຸດໃນການແກ້ໄຂຂໍ້ທ້າທາຍທາງວິສະວະກອນທີ່ສະຫຼັບຊັບຊ້ອນ. ບໍ່ວ່າປະສົບການຂອງທ່ານຈະກ່ຽວຂ້ອງກັບການປັບປຸງໂຄງສ້າງພະລັງງານ, ການຕັ້ງຄ່າ RF-ADC, ການອອກແບບ clocking ຫຼື ເຕັກນິກການເລັ່ງໄວ FPGA, ການແບ່ງປັນຄວາມຮູ້ທີ່ໃຊ້ການໄດ້ສາມາດຊ່ວຍຊຸມຊົນວິສະວະກອນທັງຫມົດໃຫ້ຫຼີກລ່ຽງການອອກແບບທີ່ມີລາຄາແພງ.

ຖ້າທ່ານຕ້ອງການເອກະສານເຕັກນິກ, ການອອກແບບອ້າງອີງ, ຕົວຢ່າງວິສະວະກອນ ຫຼືຄວາມຊ່ວຍເຫຼືອໃນການເລືອກອຸປະກອນ ແລະ ທາງແກ້ໄຂທາງເລືອກ, ຂໍໃຫ້ຕິດຕໍ່ພວກເຮົາ.